6회차 6절 · 실습 1 · 4회차 실습 4

쪼개면 얼마나 싸지나, 쌓으면 얼마나 남나

큰 칩을 못 만드는데 큰 성능이 필요하면 어떻게 하는가. 800 mm²의 실리콘을 몇 개로 나눌 때 웨이퍼 한 장에서 얻는 시스템이 가장 싼지, 다이를 웨이퍼째 쌓을 때와 양품만 골라 쌓을 때 수율이 얼마나 벌어지는지를 본문의 식으로 셈한다.

① 분할 수에 따른 총원가

A_n = 8 × [1 + o(n−1)] / n cm²　·　GDPW(A) = (πd²/4)/A − πd/√(2A)　·　비용 = W ÷ [GDPW · e^−A_nD₀ ÷ n × aⁿ⁻¹]

가정

결함밀도 D₀ [/cm²]

분할 수 n

지금 D₀ 풀이의 다른 D₀(같은 가정)

칩렛 면적 (n = )
시스템당 비용
단일 다이 대비 절감률
절감액 = 추가 비용의 한도
단일 다이(n = 1) 대 칩렛 4개(n = 4)
n = 1·2·4·8 중 최적
n = 1~16 전체 최적

n	칩렛 면적	GDPW	수율	굿다이	시스템/웨이퍼	조립수율	유효	비용 [W]

비용은 웨이퍼 한 장 값 W의 배수로 적은 시스템 하나의 실리콘 원가다. 결함이 많을수록 잘게 쪼개는 쪽이 유리하고, 무한정 쪼개면 인터페이스 오버헤드와 조립 수율 손실이 수율 이득을 잡아먹는다. 4회차 실습 4 가정은 칩렛마다 면적 10%를 더하고 조립 수율 0.95를 곱한다. 그때 절감액은 인터포저·조립 추가 비용이 넘으면 안 되는 한도로 읽는다.

② 웨이퍼째 쌓기(W2W)와 골라 쌓기(D2W)

Y_W2W = yⁿ × y_bondⁿ⁻¹　·　Y_D2W ≈ y_bondⁿ⁻¹ (선별이 완벽할 때)　·　비 = D2W ÷ W2W

다이 수율 y

본딩 한 번의 수율 y_bond

적층 수 n

W2W 수율 (n = )
D2W 수율
D2W ÷ W2W
입력

D2W y_bondⁿ⁻¹ W2W yⁿy_bondⁿ⁻¹ 큰 점 = 본문 표의 n = 2·8·12·16, 아래 숫자 = 그 n의 D2W ÷ W2W

W2W는 웨이퍼 두 장을 한 번에 붙여 생산성이 높지만 양품을 골라 붙일 수 없다. 위 웨이퍼의 불량 다이가 아래 웨이퍼의 양품 다이 위에 그대로 얹힌다. D2W는 다이를 잘라 시험한 뒤 양품(KGD)만 골라 붙인다. 두 층이면 차이가 20%대지만 층이 늘면 몇 배로 벌어진다.

풀이표와 대조 ()

6회차 실습 1 풀이의 두 표와 그 아래 문단, 4회차 실습 4 풀이, 6회차 6절 표의 값을 이 그림의 식으로 다시 셈한 것이다. 풀이 값은 반올림 값이다. 계산값을 풀이가 적은 자릿수로 반올림해 비교한다.
항목	계산	풀이

이 계산이 빼놓은 것

인터포저·조립 추가 비용의 금액은 넣지 않았다. 풀이도 숫자를 주지 않고, 절감액을 그 비용이 넘으면 안 되는 한도로 읽는다(4회차 실습 4). D₀ = 0.05처럼 결함이 적으면 이 비용을 넣을 때 역전될 수 있다.
칩렛 간 통신 회로(PHY)의 대가는 면적 오버헤드로만 들어가 있다. 본문 6회차 2절은 PHY가 전력도 잡아먹고, 다이를 건너는 통신이 온다이 통신보다 느리고 비싸다고 적는다.
최적점 근처에서는 곡선이 평평하다. D₀ = 0.1에서 n = 4~6은 모두 최적과 2% 안에 든다.
수율은 푸아송 모형 e^−AD₀이다. 결함이 뭉쳐 나타나면 실제 수율이 푸아송 예측보다 높다(4회차 5절·실습 3).
GDPW 근사식은 100~800 mm² 다이에서 직접 센 개수보다 1~5% 적게 나온다(4회차 5절).
D2W 식은 선별이 완벽하다고 둔 근사다. D2W에서도 버린 불량 다이의 값은 비용으로 남는다. 수율 손실이 사라지는 것이 아니라 적층하기 전으로 옮겨 간다.
y = 0.9, y_bond = 0.995는 본문의 가정값이다. 본딩 수율은 3회차 5절 예시와 같은 값이다.