6회차 7절 · 실습 2 · 실습 4

열저항 계산판

6회차의 열과 거리 문제 세 가지를 숫자로 확인한다. 패키지 밖으로 나가는 열저항 사슬, 배선 길이가 정하는 비트당 에너지, 칩을 쌓았을 때 층 사이에서 생기는 온도 차다. 열저항은 직렬로 더해진다.

① 패키지 밖으로 나가는 열 — 직렬 사슬

Tj = Ta + P · (θJC + θTIM + θSA)　·　단계별 ΔT = P × θ

주변 온도 Ta θSA 방열판–주변 θTIM θJC 접합–케이스
θ 합
ΔT 접합–케이스
ΔT TIM
ΔT 방열판–주변
ΔT 합
접합 온도 Tj
Tj,max 대비

방열판을 붙인 패키지에서 열은 접합 → 케이스 → TIM → 방열판(또는 콜드플레이트) → 주변(공기나 냉각수)으로 차례로 흐른다. 직렬이므로 더한다. 처음 값은 모두 본문 7절 계산 예의 가정값이고 특정 제품의 값이 아니다. Ta 는 냉각수 입구 온도로 읽어도 된다. 가정값에서 가장 큰 몫을 TIM에 준 것은 칩과 냉각판 사이의 얇은 층이 사슬 전체의 병목이 되기 쉽다는 7회차 3절의 논점을 미리 보이기 위해서다. Tj 는 제품마다 데이터시트가 정한 최대 접합 온도 Tj,max 보다 낮아야 한다. 본문은 그 숫자를 주지 않으므로 칸을 비워 두었다.

본문 계산 예와 대조 ()
6회차 7절 「직렬 사슬로 보기」의 계산 예(P = 1,000 W, Ta = 35 °C, θ 0.015·0.025·0.020 K/W)를 이 그림의 식으로 다시 셈한 것이다.
항목계산본문

② 배선 길이와 비트당 에너지

C ∝ 길이　→　E = ½CV² (같은 V) 이므로 에너지 비 = 길이 비　·　전력 = pJ/bit × bit/s
비트율
길이 비 = 에너지 비
TSV 쪽
기판 쪽
비트율
전력 · TSV
전력 · 기판 배선
차이

기생 커패시턴스를 길이에 비례한다고 두면 E = ½CV² 에서 같은 전압일 때 비트당 에너지도 길이 비만큼 벌어진다. TSV 쪽 0.05 pJ/bit는 실습 2 풀이가 둔 값이다. HBM 한 스택이 4 TB/s = 3.2 × 10¹³ bit/s 일 때 스택 8개면 12.8 W 대 2,560 W다. 패키지 하나의 소비전력이 킬로와트급인데 메모리 배선에만 2.56 kW를 쓰는 셈이라, 이 가정에서는 설계가 성립하지 않는다. 거리를 못 줄이면 그 대역폭은 전력 예산 안에서 낼 수 없다. 대역폭 → 전력 → 거리 → 패키징이 한 줄로 이어진다.

풀이표와 대조 ()
6회차 실습 2 풀이(10 mm 대 50 μm, TSV 0.05 pJ/bit)의 표와 본문 값을 이 그림의 식으로 다시 셈한 것이다.
항목계산풀이

③ 쌓은 층 사이의 온도 차 — 실리콘과 계면

R = t / (kA), A = 1 mm²　·　구간 j 의 ΔT = (j × 층당 전력) × (R실리콘 + R계면),　j = 1 … 층 수
계면 열저항
실리콘 구간의 ΔT 계면(범프·언더필·접착층)의 ΔT
풋프린트당 열유속
실리콘 R (1 mm²)
계면 R (1 mm²)
실리콘 합
계면 합
계면 ÷ 실리콘

1 mm² 기준이고, 위쪽으로만 방열하며 층마다 같은 전력밀도로 발열한다고 본다(실습 4 풀이의 가정). 아래층의 열은 위층들을 모두 통과해야 하므로 위 구간일수록 지나는 열량이 많다. 실리콘은 열전도가 매우 좋은 재료라 실리콘만 보면 4층에서 3.3 K에 불과하다. 층 사이의 마이크로범프·언더필·접착층은 유효 열전도율이 약 1~5 W/(m·K)로 실리콘의 1/50 수준이고, 병목은 이 접합 계면이다. 계면은 층과 층 사이에 맨 위 다이와 방열면 사이의 접합 하나를 더해 층 수만큼 두고, 모두 같은 재료로 둔다(4층이면 네 곳). 「뺌」은 맨 위 접합까지 모든 계면의 열저항을 0으로 둔 이상화다. 하이브리드 본딩도 구리·절연막 접합면이 남으므로 실제 공정 전환의 효과를 뜻하지는 않는다.

풀이표와 대조 ()
6회차 실습 4 풀이(1 W/mm², 실리콘 50 μm·150 W/(m·K), 계면 20 μm·3 W/(m·K))의 표와 본문 값을 이 그림의 식으로 다시 셈한 것이다.
항목계산풀이

이 계산이 빼놓은 것